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Gartner:经济因素+FPGA取代,ASIC设计数量锐减

发布时间:2015-09-02 15:13:00 点击:

全球性金融风暴加速了 FPGA 取代 ASIC 的趋势;市场研究机构 Gartner 表示,目前在新设计案中,FPGAASIC的使用比例是301。该机构并预期,在许多公司因经济因素而延缓或是取消新产品设计案的情况下,ASIC设计案数量将在09年减少22%

 

根据Gartner的统计,ASIC设计案(design starts,指已经完成设计并投片的案件)08年减少了9.5%;自08年第四季开始,金融风暴就已经对ASIC设计案产生冲击。而Gartner指出,由于大多数ASIC供货商都有设计取消费用(design cancel fee)的问题,因此也许不会说设计案被取消,但是这些案件就会不会再继续往下发展,就是个问题。

 

“有很大的可能性是,这些有问题的设计案中很大一部分不会走向量产,而在无限期的延宕中慢慢胎死腹中。”Gartner分析师Bryan Lewis表示。多年来,有很多新ASIC设计案是因为系统整合、设计成本升高以及被FPGAASSP等其它组件取代,而被放弃。

 

不久前,在一场新产品发表会上,可程序化逻辑组件供货商赛灵思(Xilinx)总裁暨执行长Moshe Gavrielov简报了一份数据,指出ASIC设计案有不断减少的趋势;他表示:“可程序化是不可或缺的;总有一天,FPGA会在多个应用领域占据主导地位,为传统门阵列(gate arrays)、结构化数组(structured arrays) ASIC组件扛下高产量的任务。

 

Gavrielov表示,FPGA技术的演进,以及包括光罩成本升高等现实经济情势,都是让FPGA成为具吸引力选择的因素,尤其是对那些高产量的应用领域。

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